大家都清楚，目前芯片工藝最先進(jìn)的臺(tái)積電，早實(shí)現(xiàn)了3nm。

而蘋果的A17 Pro則是全球第一顆3nm的手機(jī)芯片，是臺(tái)積電代工的，這也代表著全球最先進(jìn)的水平。

問題來了，這個(gè)3nm到底指的是什么？晶體管大小？柵極寬度？金屬半節(jié)距？其實(shí)都不是，3nm只是一個(gè)說法。

事實(shí)上，在最早的時(shí)候，也就是在130nm工藝之前，芯片工藝是和芯片晶體管的柵極長度（gate length）保持一致的，柵極長度是多少，那么芯片就是多少工藝，而這個(gè)柵極長度，也等于金屬半節(jié)距（metal half-pitch）。

后來晶圓廠就想到了一個(gè)辦法，既然柵極長度代表的芯片工藝，那就是想方設(shè)法縮短這個(gè)長度，工藝不就提升了么？

如是如上圖所示，在130nm至2007年的28nm之間，柵極長度，其實(shí)是小于芯片工藝的，這個(gè)時(shí)候就不對(duì)應(yīng)了。

比如100nm的芯片，正常來講，柵極長度應(yīng)該是100nm，但實(shí)際上當(dāng)時(shí)已經(jīng)縮短到了70nm左右了。

而進(jìn)入28nm之后，由于柵極長度，對(duì)應(yīng)工藝基本上不太可能的，因?yàn)檫@個(gè)柵極長度縮小非常困難。

于是從28nm起，所謂的XX納米是等效工藝，即它并不是指芯片的一些關(guān)鍵指標(biāo)，比如柵極長度、金屬半節(jié)距、接觸柵間距等等，工藝和這些都不掛鉤。

完全是各大晶圓廠，按照自己的節(jié)奏，一代一代的給自己的工藝取名，甚至臺(tái)積電的10nm、三星的10nm、intel的10nm，指標(biāo)都不一樣，晶體管密度也不一樣，反正就是一片混亂了。

不過混亂歸混亂，我們還是可以用之前的柵極長度或金屬半節(jié)距來看看實(shí)際工藝的。

臺(tái)積電之前發(fā)表過一份資料，上面顯示了其工藝對(duì)應(yīng)的金屬半節(jié)距，如上圖所示，7nm時(shí)，是54/2=27nm左右，3nm時(shí)，應(yīng)對(duì)的金屬半節(jié)距是45nm/2=22.5nm左右（可以說是22nm，也可以說是23nm）

而近日，ASML在公布自己的EUV光刻機(jī)路線圖時(shí)，更是將各大晶圓廠的老底掀開了，ASML的PPT，非常清楚的指出了各大晶圓工藝，對(duì)應(yīng)的金屬半節(jié)距，如果按照最開始芯片工藝的說法，這個(gè)才是實(shí)際的芯片工藝。

如上圖所示，N3（3nm工藝）對(duì)應(yīng)的是23nm，N2（2nm工藝）對(duì)應(yīng)的是22nm，A14(1.4nm工藝)對(duì)應(yīng)的是21nm。

A10也就是1nm時(shí)，對(duì)應(yīng)的是18nm，A7也就是0.7nm時(shí)，應(yīng)對(duì)的是18-16nm，甚至到A2，也就是0.2nm時(shí)，實(shí)際金屬半間距是16-12nm。

這也是為何明明EUV光刻機(jī)，采用的是13.5nm波長的光線，最終卻能刻錄出2nm、1nm芯片的原因，因?yàn)樗鼘?shí)際對(duì)應(yīng)的是這個(gè)金屬半間距，只要波長比這個(gè)小就行了。

不管，雖然大家都清楚，現(xiàn)在的芯片工藝有是水份的，那又如何，反正大家都是這么干，規(guī)則是由壟斷者制定的，所以別人說它是3nm，那么它就是3nm，你只能接受。