近一年來,半導(dǎo)體需求不斷增加,與此同時(shí),疫情導(dǎo)致海外廠商供應(yīng)鏈?zhǔn)Ш??！叭毙尽背毕?產(chǎn)業(yè)發(fā)展的高景氣度有增無減。據(jù)了解,國(guó)內(nèi)半導(dǎo)體封裝規(guī)模增速高于全球,先進(jìn)封裝未來增速將更高。

一、封裝規(guī)模:受益于半導(dǎo)體產(chǎn)業(yè)向大陸轉(zhuǎn)移,國(guó)內(nèi)封測(cè)市場(chǎng)增速高于全球

封測(cè)分為封裝環(huán)節(jié)和測(cè)試環(huán)節(jié),根據(jù)Gartner統(tǒng)計(jì),封裝環(huán)節(jié)價(jià)值占封測(cè)比例約為80%-85%,測(cè)試環(huán)節(jié)價(jià)值占比約15%-20%。

全球封測(cè)市場(chǎng)規(guī)模穩(wěn)定增長(zhǎng),國(guó)內(nèi)封測(cè)市場(chǎng)增速高于全球。據(jù)Yole數(shù)據(jù),全球封測(cè)市場(chǎng)規(guī)模保持平穩(wěn)增長(zhǎng),2020年達(dá)594億美元,同比+5．3%。受益于半導(dǎo)體產(chǎn)業(yè)向大陸轉(zhuǎn)移,國(guó)內(nèi)封測(cè)市場(chǎng)高速發(fā)展,增速顯著高于全球,據(jù)中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)數(shù)據(jù),2020年國(guó)內(nèi)封測(cè)行業(yè)市場(chǎng)規(guī)模達(dá)2510億元,同比+6．8%,2016年至2020年CAGR約12．5%。

圖:2020年全球封測(cè)行業(yè)市場(chǎng)規(guī)模預(yù)計(jì)同比+5．3%

圖:2020年中國(guó)封測(cè)規(guī)模達(dá)2510億元,同比+6．8%

二、芯片發(fā)展進(jìn)入后摩爾時(shí)代,先進(jìn)封裝已成為提升電子系統(tǒng)及性能的關(guān)鍵環(huán)節(jié)

據(jù)英特爾知名人士分析,集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個(gè)月便會(huì)增加一倍。換言之,處理器的性能每隔兩年會(huì)翻一倍。

然而近些年,隨著芯片工藝不斷演進(jìn),硅的工藝發(fā)展趨近于其物理瓶頸,晶體管再變小變得愈加困難:

一方面,技術(shù)難度迅速加大。在2011年以前,傳統(tǒng)晶體管結(jié)構(gòu)都是平面的,傳統(tǒng)平面晶體管結(jié)構(gòu)隨著制程升級(jí)漏電等缺陷越發(fā)明顯,因此英特爾自22nm,三星和臺(tái)積電分別從14nm和16nm制程節(jié)點(diǎn)時(shí)期引入FinFET(鰭式場(chǎng)效應(yīng)晶體管)技術(shù),一直沿用到目前最先進(jìn)的5nm制程。然而再往下的制程時(shí),FinFET技術(shù)也遇到了瓶頸,晶圓廠將使用GAAFET(Gate-All-Around,閘極環(huán)繞場(chǎng)效應(yīng)晶體管)等新技術(shù),GAAFET是更加立體和復(fù)雜的3D晶體管,因此難度更高。同時(shí)由于“一代設(shè)備,一代工藝”,對(duì)于決定制程突破關(guān)鍵的上游設(shè)備廠商來說,難度也進(jìn)一步加大,以光刻機(jī)為例,ASML是全球唯一有能力制造EUV光刻機(jī)的廠商,而面向3nm及更先進(jìn)的工藝,晶圓廠將需要一種稱為高數(shù)值孔徑(high-NA)EUV的新技術(shù),據(jù)ASML年報(bào)披露,正在研發(fā)的下一代采用high-NA技術(shù)光刻機(jī)要等到2024年才能量產(chǎn)。

另一方面,由于隨著技術(shù)節(jié)點(diǎn)的不斷縮小,集成電路制造設(shè)備的資本投入越來越高,僅有少數(shù)幾家晶圓龍頭有能力繼續(xù)往先進(jìn)制程突破。制程越先進(jìn),生產(chǎn)技術(shù)與制造工序越復(fù)雜,制造成本呈指數(shù)級(jí)上升趨勢(shì)。例如當(dāng)技術(shù)節(jié)點(diǎn)向5nm甚至更小的方向升級(jí)時(shí),普通光刻機(jī)受其波長(zhǎng)的限制,其精度已無法滿足工藝要求,需要采用昂貴的EUV光刻機(jī),1臺(tái)EUV價(jià)格約14億元?；蛘卟捎枚嘀啬０骞に?重復(fù)多次薄膜沉積和刻蝕工序以實(shí)現(xiàn)更小的線寬,使得薄膜沉積和刻蝕次數(shù)顯著增加,意味著需要更多的光刻機(jī)、刻蝕和薄膜沉積等設(shè)備。以5nm節(jié)點(diǎn)為例,設(shè)備支出高達(dá)31億美元,是14nm納米的2倍以上,28nm的4倍左右。

圖:隨著技術(shù)節(jié)點(diǎn)升級(jí),集成電路制造的設(shè)備投入呈大幅上升的趨勢(shì)

因上述原因,摩爾定律逐漸放緩,后摩爾時(shí)代到來,先進(jìn)封裝因能同時(shí)提高產(chǎn)品功能和降低成本是后摩爾時(shí)代的主流發(fā)展方向。半導(dǎo)體封裝技術(shù)發(fā)展大致分為四個(gè)階段,全球封裝技術(shù)的主流處于第三代的成熟期,主要是CSP、BGA封裝技術(shù),目前封測(cè)行業(yè)正在從傳統(tǒng)封裝(SOT、QFN、BGA等)向先進(jìn)封裝(FC、FIWLP、FOWLP、TSV、SIP等)轉(zhuǎn)型。

先進(jìn)封裝與傳統(tǒng)封裝以是否焊線來區(qū)分,先進(jìn)封裝主要有倒裝芯片(FC)結(jié)構(gòu)的封裝、晶圓級(jí)封裝(WLP)、2．5D封裝、3D封裝等。分為兩個(gè)方向:(1)小型化:3D封裝突破傳統(tǒng)的平面封裝的概念,通過單個(gè)封裝體內(nèi)多次堆疊,實(shí)現(xiàn)了存儲(chǔ)容量的倍增,進(jìn)而提高芯片面積與封裝面積的比值。(2)高集成:系統(tǒng)級(jí)封裝SiP能將數(shù)字和非數(shù)字功能、硅和非硅材料、CMOS和非CMOS電路以及光電、MEMS、生物芯片等器件集成在一個(gè)封裝內(nèi),在不單純依賴半導(dǎo)體工藝縮小的情況下,提高集成度,以實(shí)現(xiàn)終端電子產(chǎn)品的輕薄短小、低功耗等功能,同時(shí)降低廠商成本。

圖:傳統(tǒng)封裝向倒裝芯片、晶圓級(jí)封裝演進(jìn)

在5G、消費(fèi)電子、物聯(lián)網(wǎng)、人工智能和高性能計(jì)算等更高集成度的廣泛需求下,先進(jìn)封裝市場(chǎng)增速預(yù)計(jì)將高于傳統(tǒng)封裝。據(jù)Yole數(shù)據(jù)及預(yù)計(jì),全球先進(jìn)封裝市場(chǎng)規(guī)模2024年預(yù)計(jì)近440億美元,2018-2024年CAGR預(yù)計(jì)達(dá)8．2%。而在同一時(shí)期,傳統(tǒng)封裝市場(chǎng)規(guī)模CAGR預(yù)計(jì)僅為2．4%,整個(gè)IC封裝產(chǎn)業(yè)市場(chǎng)規(guī)模預(yù)計(jì)CAGR為5%。