眾所周知，過去的幾十年，芯片產(chǎn)業(yè)一直遵循著摩爾定律走，那就是“集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個(gè)月便會(huì)增加一倍。”

而基于這個(gè)定律，芯片工藝越來越先進(jìn)，從28nm到14nm、到10nm、再到7nm、5nm等等，都是為了讓晶體管密度更大，實(shí)現(xiàn)18個(gè)月翻一倍。

但當(dāng)工藝進(jìn)入到5nm后，還要保持住18個(gè)月翻一倍，就越來越難了。比如從5nm到3nm就要花2年多時(shí)間，而從3nm到2nm，可能2年多時(shí)間都不夠。

而從晶體管密度來看，現(xiàn)在18個(gè)月實(shí)現(xiàn)不了翻倍了。拿TSMC的工藝來看，5nm時(shí)，晶體管的密度是1．73億個(gè)每平方毫米，但到了3nm時(shí)變?yōu)?．9億個(gè)，沒有翻倍吧。而從3nm到到2nm時(shí)，晶體管密度為4．9億個(gè)，也沒有翻倍了吧。

所以再保持摩爾定律這樣的發(fā)展，明顯是不太可能了，所以芯片廠商們也是另辟蹊徑，用另外的辦法，來推動(dòng)芯片產(chǎn)業(yè)的發(fā)展。

從現(xiàn)在的情況來看，這個(gè)不斷的推動(dòng)工藝進(jìn)步，讓晶圓管密度增加的邏輯或者說規(guī)則已經(jīng)變了。

一是廠商們以期用更先進(jìn)的封裝技術(shù)，來提升芯片的性能，不再唯工藝論。比如TSMC的3D封裝，將兩塊裸芯片（Die）重疊在一起，同樣的工藝，實(shí)現(xiàn)性能翻倍，后續(xù)肯定會(huì)發(fā)展到更多塊Die重疊。

而蘋果也推出了這樣的膠水芯片，將兩塊M1 Max拼接在一起，做成了M1 Ultra，直接性能翻倍。

二是用小芯片技術(shù)，將不同工藝、不同類型的芯片，通過一定的標(biāo)準(zhǔn)連接在一起。在3月份的時(shí)候，英特爾、ARM等10家巨頭成立了小芯片聯(lián)盟，推出了UCle標(biāo)準(zhǔn)。

這個(gè)標(biāo)準(zhǔn)允許廠商們將7nm、14nm、28nm等不同工藝，以及不同類型的比如CPU、GPU、DRAM、CMOS等封裝在一起，形成一個(gè)大的芯片系統(tǒng)，從而提升性能。

而這兩種辦法，對(duì)于中國芯片產(chǎn)業(yè)而言，都是一個(gè)利好，原因是大家不再一味的追求工藝極限了，而是放緩了腳步，在當(dāng)前工藝下，采取另外的方式來提升性能。

而提升工藝，目前正是我們的最大阻力，但通過3D封裝、UCle等標(biāo)準(zhǔn)，將相對(duì)成熟的工藝的芯片，封裝在一起，相對(duì)而言難度就小了很多，阻力小很多。

這可以讓我們?cè)诓荒敲聪冗M(jìn)的工藝下，也能搞出先進(jìn)性能的芯片出來，這不是有利于我們的芯片產(chǎn)業(yè)是什么？